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標題Title: A Low-Power Low-Voltage 10-bit 100-MSample/s Pipeline A/D Converter Using Capacitance Coupling Techniques
作者Authors: 汪輝明,張偉國..等
上傳單位Department: 電機工程系
上傳時間Date: 2009-11-16
上傳者Author: 汪輝明
審核單位Department: 電機工程系
審核老師Teacher: 汪輝明
檔案類型Categories: 研究生論文報告Thesis
關鍵詞Keyword: Pipeline A/D Converter, CMOS technology
摘要Abstract: This paper presents a low-power low-voltage 10-bit 100-MSample/s pipeline analog-to-digital converter using capacitance coupling techniques. A capacitance coupling sampleand-hold stage achieves high SFDR with 1.0-V supply voltage at a high sampling rate.

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2009_11_ec3bcc87.ppt 850Kb ppt 745 1025
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